PCB培训之DDR2布线规则(1)

PCB培训之DDR2布线规则(1)

一、寄存器配置

1、在读数据时，打开主控端的ODT，关闭DDR2端的 ODT；而在写数据时，则相反；数据线空闲时，则关闭两端的ODT。

2、对于DDR2 800，设置寄存器，使主控端和DDR2端的ODT阻值为50Ω。

3、一般通过调整输出驱动强度以达到最好的信号质量；时钟线、命令线、数据线的延时一般可以独立调节，以满足时序要求。

二、叠层设置

1、对于同一组数据线及其对应的DQ STROBE线，如DQ[7：0]、DM0与DQS0、DQS0#，应布在同一层，以减小信号skew。

2、DDR2信号线的参考平面最好是选择地平面（尤其是时钟线），如果基于成本考虑，不得不选用电源层作为参考面，则DDR2供电电源平面需包围整个DDR2走线范围，且边缘要留有余量，电源与地平面间的阻抗在整个带宽范围内要足够低。

三、线长匹配

1、走线增加一个过孔，大概相当于增加了90mil的传输线长度。

2、对于走线长度应把封装内部引线长度计算在内。

3、各信号线的长度匹配如下表：（控制线：CS、CKE、ODT；命令线：Address、BankAddress、RAS、CAS、WE；数据线：DQ、DM）

4、时钟信号差分对的长度差应控制在5mil以内。

5、在能够满足布线空间的情况下，走线长度越短越好，一般控制在5000mil以内，可以以时钟线作为参考线。

四、串扰的抑制

1、对于蛇行走线，各线段之间的间距应至少为走线宽度的两倍（边沿到边沿）。

2、DDR2信号线与非DDR2信号线之间的间距应大于25mil。

3、时钟、DQS等差分线与其它DDR2信号线的间距应大于20mil。

4、同一组命令线，同一组控制线或同一组数据线间的走线间距应大于走线宽度1.5倍（最好2倍以上），而不同组间的信号线间距应大于走线宽度的2倍（最好3倍以上）。

5、在扇出线区域，由于空间限制，不能满足走线宽度和间距要求时，可适当减小走线宽度及减小走线间距，但该扇出线长度应小于500mil。

6、扇出线过孔应尽量靠近焊盘，如有可能，最好打焊盘孔。

7、每条信号线的过孔数最好不要超过两个。

8、VREF参考电压线要有足够低的阻抗，且与其它DDR2信号线的间距大于25mil。

五、阻抗匹配

1、DDR2 800信号走线单端阻抗应设置成50Ω

2、对于控制命令线、时钟线要进行阻抗匹配，可采用源端串联匹配或末端并联匹配。（源端匹配具有较小的驱动功率，但上升沿时间是末端匹配的两倍，且一般驱动器的HI和LO驱动电阻不一样，较难得到精确的匹配阻值，源端匹配一般只适合于点对点拓扑）。

3、对于单端信号线，源端端接电阻加驱动电阻值等于走线阻抗；而末端端接电阻等于走线阻抗，端接电压为DDR2供电电压的一半，通常需使用专用的DDR2端接稳压电源，在整个带宽范围内具有低阻抗，高动态响应能力等性能。

4、Clock、data strobe等差分信号线应尽量设计成紧耦合差分对，即差分对内间距应小于走线宽度。走线应对称，如同时改变线宽，同时打过孔等。

5、对于Clock差分信号线，如有两个负载，则各分支线长度应尽量短且对称，每条分支线末端用200Ω电阻进行并联端接。

6、并联端接电阻的走线长度应控制在250mil以内。对于点对点拓扑的末端端接电阻，应放在接收器后面。

7、对于控制命令线，如有多个负载，应采用星型连接，各分支线长度应短且对称，并在分支点进行阻抗匹配，阻值等于走线阻抗。（如图：其中L2大于250mil，小于1500mil；L3小于250mil；各分支对称段的长度偏差应小于50mil）

    8、有时为降低功耗，可以关闭ODT功能，此时，对于点对点拓扑的数据线，可以在DDR端进行串联端接；而对控制命令线不做匹配，但要加大走线间距（不推荐使用）。

未完待续，请继续关注《PCB培训之DDR2布线规则（1）》。

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